被苹果带火的SiP技术，如何逆势改变定律命运

1.被苹果带火的SiP技术，如何逆势改变定律命运；
2.O-S-D组件2019年产业规模突破90亿美元；
3.半导体封装产业走向工业4.0 各厂进展快慢不一；
4.Gen4标准打地基 PCIe应用更多元；
5.3D NAND BiCS3新血注入 PCI-e SSD进攻企业储存市场

1.被苹果带火的SiP技术，如何逆势改变定律命运；

摘要：早在上世纪美国就开始率先进行系统级封装技术研究，但当时SiP并没有得到大范围应用。而在几十年后的今天，SiP被苹果带“火”，设计、制造、材料、封装、测试、系统厂商纷纷展开对SiP的追捧。这是为什么呢？

集微网消息（文/小北）自从苹果公开宣布在iWatch智能手表中采用SiP(系统级封装)技术后，便一直是SiP技术最好的践行者，iphoness X中SiP占比已高达38%。当然，苹果的“带货”能力也绝对是名不虚传的，如今SiP已成为众厂商追捧的“新星”。

在本月举办的“第二届中国系统级封装大会”上，不乏设计、制造、材料、封装、测试、系统厂商参会，例如安靠、日月光、贺利氏、汉高电子、NI、芯禾科技、华为等，这标志着SiP生态越来越完善。

其实，从诞生时间来看，SiP并非新星。早在上世纪美国就开始率先进行系统级封装技术研究。SiP的前身是多芯片模块MCM，MCM最初被开发用于数据存储，例如在1960~1970年的气泡存储器，以及特定的军事/航空航天电子设备。由于当时摩尔定律向前推进很顺畅，可轻松且便宜地将所有组件放在单一芯片上实现，因此SiP封装方案并没有得到大范围采用。

如今，根据摩尔定律去提高芯片集成度正变得越来越困难，认为“摩尔定律已死”的人越来越多。SiP已成为业界公认的“超越摩尔定律”路径的摩尔定律拯救者。SiP因摩尔定律被遗忘，又因摩尔定律被追捧。

SiP可以理解成微型的PCB。SiP从封装的角度出发，通过并排、堆叠等形式将不同芯片组合在一起，并封装在一个系统内。用一个公式对SiP进行描述即

SiP=SoC+DDR/eMMC +……

众所周知，PCB是不遵循摩尔定律的，面对PCB布线密度难以提高、器件组装难度日益加大等亟需解决的问题，与PCB有着相似设计思路SiP便成为高端PCB的“替代品”。目前，很多系统应用已经开始应用SiP技术部分或者全部取代原有的PCB。

英特尔中国研究院宋继强院长曾表示，摩尔定律的经济效益将继续存在。“CMOS缩放+3D工艺技术+新功能”就等于摩尔定律的未来。对于这种“混搭”的模式，英特尔通过“嵌入式多芯片互连桥接”（EMIB）封装技术来实现，该技术可以促进多个裸片（Die）封装之间的高速通信。

在第二届中国系统级封装大会上，华为硬件协同设计实验室首席架构师吴伯平表达了宋继强院长的共同观点。吴伯平表示，尽管封装也在追赶摩尔定律的速度，但因为封装有多样性，封装与摩尔的趋势并非完全一致的。现在的一个趋势就是把很多芯片（Die）封装在一个大芯片内，这种“组合”的方式是未来的大趋势。

台积电也通过先进封装上布局来以持续替摩尔定律延寿，例如SoIC先进封装技术。SoIC（System-on-Integrated-Chips）即系统整合单芯片，该技术预计在2021年进行量产。

根据台积电在之前技术论坛上的说明，所谓SoIC是一种创新的多芯片堆栈技术，能对10nm以下的制程进行晶圆级的接合技术。该技术没有突起的键合结构，因此有更佳的运行性能。可以理解成晶圆对晶圆（Wafer-on-Wafer）的接合（Bonding）技术。

从概念来看，英特尔EMIB、台积电SoIC似乎是SiP，但名字却不同。

集微网记者在第二届中国系统级封装大会上采访了多位业内人士，他们一致表示，英特尔EMIB、台积电SoIC都是SiP技术，未来会有更多的SiP技术新“名词”出现，不同厂商会针对自身技术提出自己的SiP技术命名。对于不同厂商的SiP技术，其差别在于制程工艺。台湾内业人士向集微网记者表示，台积电把封装制程用半导体设备在做，其SiP技术的优势在于晶圆级封装，技术成熟、良率高，这是其他厂商难以做到的。

至今国际上还没有统一的SiP技术标准，这在一定程度上妨碍了SiP技术的推广应用。目前看，SiP已不仅仅是封装厂商的狂欢，随着产业链上下游厂商在SiP领域发力，软件、IC、封装、材料和设备等厂商之间的合作也会越来越密切，SiP也将在消费电子、通信等多个领域得到更广泛的应用。（校对/小如）

2.O-S-D组件2019年产业规模突破90亿美元；

随着广泛使用的功率晶体管和二极管的供应吃紧推动价格走扬和新的光学成像应用进入更多系统，光电组件(Optoelectronics)、传感器/致动器(Sensors/Actuators)、离散组件(Discrete) 2018年总销售额成长11%，预计将连续第九年市场规模成长。 根据研究机构IC Insights的调查显示，今年三个市场的总销售额达到832亿美元，预计2019年要再成长9%，市场规模将再创下906亿美元的历史新高。

2017年，O-S-D营收成长11%，单位出货量也成长11%，但到2018年，总销售额预计将成长约11%，整体单位出货量成长9%，平均销售额成长今年三个区隔市场的产品价格(ASP)接近1.5%。 预计2018年功率晶体管、二极管和其他广泛使用的零组件缺货将使今年整体离散组件平均销售价格上涨近8%，导致销售额成长12%，达到创纪录的276亿美元。

预计2018年光电组件销售额将成长近11%，达到409亿美元的历史新高，今年单位出货量成长18%，但由于价格下降，预计该市场的平均售价将下降约6%。 影像传感器、红外线组件、雷射组件、光耦合器和以LED为主的照明装置。 由于光传感器的需求急剧增加，光电组件销售强劲，光传感器用于智能手机和其他系统的显示器自动控制、心率监测、接近检测和色彩感应。 光传感器以及红外线和雷射发射器也在新的3D深度感测系统和飞时测距(ToF)相机中得到强劲成长动能。新电子

3.半导体封装产业走向工业4.0 各厂进展快慢不一；

由于产品特性的缘故，跟其他制造业相比，半导体制造相关产业的自动化程度一直是名列前茅。 但从自动化走向智能化，也就是从工业3.0走向工业4.0，实现数字转型，则是另一个截然不同的故事。

对半导体制造产业来说，由于业内领导企业想得够远，加上产业协会居中协调，早早就订立了SECS/GEM这类半导体设备专用的联网通讯标准，因此工业物联网对相关业者来说，不仅不是新概念，更已经与日常运作紧密结合。 然而，机台互联只是落实智能制造的第一步，各厂商在智能制造上的布局进展，在这条起跑线之后，就呈现天差地远的局面。

持续改善成本结构 智能制造势在必行

据了解，智能制造进展速度最快的台积电，光是一条产在线平均就有7~8万个感测单元，让台积电的制造团队不只可以实时掌握生产线的一举一动，还有大量数据可以进一步分析各制程步骤的细部状况，找出良率问题的成因或产能瓶颈所在， 进而谋求改善对策。 但对于其他晶圆代工厂，甚至是封测相关供应链业者而言，智能制造的推展进度就存在相当大的落差。

日月光半导体总经理暨执行长吴田玉(图1)表示，推动智能制造，甚至进一步导入人工智能来进行生产调校、找出生产瓶颈所在并予以克服，或进行生产排程等，将是整个封测产业未来必然要走的路。

图1 日月光半导体总经理暨执行长吴田玉认为，智能制造是半导体封装产业未来必然要走的道路。

以日月光为例，目前该公司一共有超过2.5万台打线机、9,000台测试设备，只要有些许良率提升或生产成本撙节的效果出现，都能带来巨大的经济效益，而且是留在自家口袋里的真金白银。 因此，日月光对于推动智能制造跟导入人工智能的态度一直相当积极。

事实上，吴田玉认为，近年来摩尔定律推进速度越来越慢，不纯然是技术问题，更关键的是成本下降的执行面出问题。 先进制程越来越昂贵，导致越来越多应用芯片负担不起，是拖累摩尔定律推进速度的关键因素之一。 因此，如何降低制造成本，对半导体制造业者来说，是十分重要的议题。

据了解，从2008年开始，该公司就已经启动工业4.0发展计划，至今一共有400位系统工程师投入相关研发。 目前该公司在智能制造方面，共投入机械手臂、自动搬运、虚实整合、工业物联网、大数据以及人工智能这六大领域。 并且从2014年开始，就已开始试行关灯工厂，并取得部分成果。 目前日月光已经有3座关灯工厂，这些工厂除了巡逻员之外，没有其他员工。

其实，对制造业而言，人一直是影响生产良率的一个重要因素。 除了人为作业疏失是所有制造业都会遇到的问题外，对半导体晶圆制造、封装等必须在无尘室进行生产的产业来说，人还是主要的污染源之一。 因此，在生产在线，如果能用机器取代人力作业，对生产效率、质量的提升，会带来相当大的帮助。

由人机协作走向全自动

不过，目前全球封装产业内，能做到无人工厂的业者其实还非常稀少。 专攻晶圆搬运应用的赛思托机器人(Sesto Robotic)执行长梁汉清(图2)就表示，虽然整体封装产业的自动化技术运用确实比过去成熟，但整体来说，该公司目前的主力销售产品仍是不带机器手臂的纯自动导引车(AGV)， 而非带有手臂的智能移动机器人(IMR)。

图2 赛思托机器人执行长梁汉清指出，目前封装业者大多还停留在人机协作的阶段，要做到全自动化还需要一段时间。

梁汉清分析，这跟客户生产线的自动化基础建设进展有关，且事实上目前多数封装业者的生产线，还是要靠作业员帮机台进行上下料作业，已经达到全自动化的客户并不多见。

如果要实现无人封装产线，则封装机台跟IMR之间的整合，大概需要1~3年的时间。 首先，封装机台本身必须能支持全自动化作业，产线后端的软件平台，例如派车系统、制造执行系统(MES)等，会需要进行调整跟升级；IMR跟机台之间，也要有直接通讯的能力。 这也是该公司目前主力产品仍是AGV的原因，因为半自动化的作业流程，亦即AGV把晶圆搬到机台前，再由作业员协助上下料，是比较容易实现的。

不过，产业的趋势很明显，封装业者对全自动化解决方案的询问度正在升温，而这也是该公司选择在本届Semicon Taiwan展览期间主打S200+七轴机器手臂方案(图3)的原因。 该款整合了AGV跟七轴手臂的移动机器人，可以在相当狭小的空间内作业，手臂荷重为20公斤。 AGV本身则搭载360机器视觉等多种感应技术，不仅能侦测到平面上的工作人员或机台，就连机台上突出在外的屏幕、键盘等配件也能感测得到，让AGV也具备绕过这些悬空障碍物的能力。

图3 赛思托在本届Semicon Taiwan期间展示的S200 AGV与七轴机器手臂整合方案。

事实上，为了适应人机协作的需求，赛思托的AGV有许多安全防护机制，例如当AGV侦测到附近有人员存在时，就会自动减速；若发生碰撞，则是立刻停止。 至于手臂本身，虽然不是采用协作型手臂，但因为晶圆盒、晶舟在取放时的速度本来就很慢，以免晶圆承受太大的加速度而破裂，因此该公司在评估之后认为，采用协作型手臂的意义不大。 至于AGV本身，在移动时会把加速度控制在晶圆可承受的范围内，以确保晶圆的安全。 而这也意味着AGV在有人环境下很难全速运作，因为随时都可能要减速甚至紧急剎车。

梁汉清认为，某方面来说，这也是封装业者为何要走向全自动化的原因--在人机协作的环境里，移动机器人通常无法将其效率完全发挥。 在无人产在线，移动机器人才能发挥其真正的实力。

iNEMI标准化进展值得关注

封装设备大厂Kulicke& Soffa(K&S)则认为，封装产业如果要实现工业4.0或智能制造，最应该优先厘清的问题其实不是怎么做，而是要做什么，为什么做。

K&S资深副总裁张赞彬(图4)认为，就技术层面来说，透过机台联网来监控生产参数、机台健康状况等，是相对很容易做到的；在虚拟环境进行产线规画、调试，也不是太大的问题。 真正困扰封装业者的，其实是对智能制造的问题意识不够清晰。 每家封装业者拥有的资源、遭遇的挑战跟企业文化都不一样，因此每家公司营运上面临的课题也不尽相同，封装厂必须先厘清自己到底要解决哪些问题，排定优先次序，之后才能评估到底要导入什么技术方案来解决。 换言之，每家封装业者的智能制造发展路线图，都会是独特的。

图4 K&S资深副总裁张赞彬表示，对封测业者来说，实践智能制造最重要的关键在于厘清自己的真正需求。

不过，就设备供货商的角度来观察，确实有些共通的技术元素是所有封装业者都需要的，因此K&S提出了智能打线机(Smart Wirebonder)的概念(图5)， 希望让打线机能够更轻松地融入各家封测厂的智能制造发展路线规画中。

图5 智能打线机的功能特点

另一方面，封装业者身居电子产业链的中段，前有晶圆生产，后有电子组装。 因此，封装业者的智能制造发展路线，要如何和整个电子产业链的智能制造发展进程衔接，也是每家封装业者必须考虑的问题。

事实上，目前电子业界已有一个汇集产业链上中下游，名为iNEMI的产业联盟，正试图推动整个电子产业朝向智能制造迈进。 目前该联盟有意利用IDM业者在马来西亚所建立的封测基础，在当地推动OSAT的工业4.0示范案场，预计在2~3年之后就能看到成果。

根据iNEMI的规画，要实现芯片到终端产品的智能制造，数据流(Data Flow)、资安与数字建构要素(Digital Building Blocks)的对接，是最重要的环节(图6)。 目前iNEMI正试图集结产业链上下游之力，突破相关障碍。

图6 iNEMI所提出的智能制造架构 新电子

4.Gen4标准打地基 PCIe应用更多元；

PCI Express(PCIe)将在2019年正式进入Gen4与Gen5双轨并行世代，新标准不仅提高传输速度，同时还增加了许多额外的规格要求，让PCI Express有机会从PC/ 服务器主板相关应用走向消费性电子与汽车电子。

PCI-SIG副总裁Richard Solomon(图)表示，从PCI Express Gen3推出至今，已经有超过7年历史。 这段期间内许多新应用出现，对接口带宽有更高的需求，但PCIe新规格的制定速度却相对迟缓，让PCI-SIG最近几年承受不小的压力。

Gen4标准的制定速度之所以缓慢，其实跟PCI-SIG对PCIe未来发展方向的想法，以及从PCI时代一路遗留下来的包袱有关。 Solomon透露，过去PCI-SIG的标准规格写作方式其实有点像学术论文，很多继承前一版规格的技术细节不会在标准文件里面详细描述，开发者得自己去查阅先前的标准文件。

PCI-SIG决定利用PCIe Gen4做一次总整理，把所有技术细节一次说清楚讲明白。 因为PCI标准发展到现在已经超过20年，太多新一代开发者根本没接触过PCI，要开发者回去研读这些历史文件，意义也不大。 但这也使得PCIe Gen4的文件工作变得异常庞杂。

另一方面，PCI-SIG也有意藉由PCIe Gen4开拓新的应用，因此在PCIe Gen4的规格上添加了很多新的功能，例如协议里增加了新的卷标(Tag)，以满足新的服务需求，并且对信道的讯号裕度(Lane Marginig) 有明确的规定，同时也强化了I/O的虚拟化能力。 这些新的规范，对于PCIe应用在各种嵌入式设备，甚至智能型手机、平板计算机，可带来很大的帮助。

开拓新应用是PCIe标准未来发展的大方向，近期PCI-SIG跟SD协会达成合作协议，就是一个具体案例。 藉由双方合作，智能型手机、平板计算机等应用产品的储存系统或外部记忆卡采用PCIe，将可望成为趋势。

也因为PCIe Gen4做好了打地基的工作，因此PCI-SIG可以在很短的时间内推出速度更快的PCIe Gen5，因为Gen5基本上就是升速版的Gen4，其他变动不大。 目前PCIe Gen5标准草案已经进展到0.7版，0.9版则预计在2018年底到2019年初会公布，届时标准就可算是底定了，0.9版主要是针对硅智财(IP)授权的问题做最后厘清，并确认相关IP拥有者都愿意依照平等、 非歧视原则授权给其他开发者。 因此，0.9版跟1.0正式版之间，通常不会有差别。

PCIe Gen5 1.0版预计在2019年第一季底到第二季初正式公布。新电子

5.3D NAND BiCS3新血注入 PCI-e SSD进攻企业储存市场

数据储存装置应用更迭，其中占大宗应用的储存硬盘从传统硬盘(HDD)崛起到固态硬盘(SSD)问世相距不过半世纪，SSD就来势汹涌地蚕食各种储存应用市场。 SSD之所以能日新又新表现卓越性能，除了NAND Flash读写效能持续增进外，SSD接口也因应带宽限制而不断升级，依序推出PATA、SATA而至PCI-e等更高效能之接口，于是SSD一跃而成大众消费市场的宠儿。

当各家SSD控制器供货商在产品设计屡屡推陈出新、技术愈臻成熟稳定时，SSD也开始跨足企业储存市场。 迄今最新支持PCI-e接口的SSD应用控制器足以支持PCI-e Gen3×4，传输带宽近32Gbps，远远超越过去SATA3.0的6Gbps带宽，预期PCI-e SSD需求会愈来愈高，甚至有机会取代SATA SSD， 也是时候顺势进入企业储存市场，因应市场应用随之推出适合的PCI-e SSD。

企业储存常见的三个应用范畴分别是内容传递(Content Delivery)、虚拟环境(Virtual Environments)和数据库管理(Database Management)，根据其市场而个别引进强调读取、 专注写入或读写兼具的SSD(表1)。 借着内容传递作为商业模式的市场如网络服务、云端运算和Metadata加速搜寻市场等，采用的SSD储存装置着重读取速度和延迟(Latency)效能；虚拟环境下的虚拟平台同时要求随机读写IOPS(Input/Output Operations Per Second)和低延迟，适合选用读写兼具的SSD；至于数据库管理如数据中心强调数据记录与备份，写入取胜的SSD更容易脱颖而出。

整体来说，企业储存市场对SSD储存装置之要求相对于消费型市场更为严谨，除了速度考虑之外，其他像是储存服务质量(Quality of Service, QoS)、企业等级数据保护技术和内部传输端数据保护(End-to-End Data Protection)等规格，都是SSD控制器供货商需要达到其标准才有机会角逐企业储存市场的一席之地，这几项规格也将在本文后续逐一探讨其重要性。

储存服务质量稳定

SSD储存服务质量意指SSD在特定时间内进行读写时，能够维持稳定且一致的延迟时间(Latency)。 换言之，储存服务质量表示SSD处理数据指令时，从99%甚至到99.999%之信赖区间，不同信赖水平线能保证数据处理之回复时间(Response Time)，做为企业SSD储存装置评比之一。

然而，SSD采用的NAND Flash受其特性限制，往往在处理主机端(Host)数据时，也需要同步着手SSD内部背景管理(Background Management)，诸如数据抹除(Erase)、碎片回收(Garbage Collection)、耗损平均技术(Wear Leveling)等，进而递延整个SSD处理时间，甚至有可能产生高延迟异常值(Latency Outlier)、速度骤降等问题(图1)。

图1 高延迟异常示意图
数据源:群联电子整理

因此，为了维持储存服务质量之稳定与一致性，避免发生速度骤降或强烈震荡不稳等问题，SSD控制芯片需要优化分配内部资源与处理程序，以求有效降低处理后之回复时间。 常见的解决方式有三种，各是指令优先处理设计(High Priority Queue)、搁置数据抹除程序(Erase Suspend)和平衡储存服务质量载量(QoS Load Balancing)。

指令优先处理设计的概念在于SSD执行内部背景管理时，即使数据抹除、碎片回收或耗损平均技术等功能正在进行中，SSD都会优先处理主机下达之读取指令，以免耽搁数据读取时间。

搁置数据抹除程序设计原意是考虑3D NAND之数据抹除时间远远大于过往的2D NAND，是故SSD处理读写指令时，3D NAND数据抹除时间过久易导致高延迟异常值产生以及整体速度不一。 幸而SSD控制芯片也跟着与时俱进推出搁置数据抹除程序，假使数据抹除程序正在执行，SSD又须读写数据，SSD控制芯片便先把数据抹除程序分段并暂时搁置下来，改而优先处理数据读写指令，缩短指令延迟时间(Command Latency)，最后再把已搁置的数据抹除程序处理完毕。

平衡储存服务质量载量会有效分配处理写入SSD的数据，适当地释放写入缓冲器(Write Buffer)的空间，确定写入缓冲器拥有足够大的空间得以跟整个SSD带宽相搭配，并表现SSD稳定的延迟时间，谋求最佳储存服务质量。

SSD数据读写速度通常会依据数据量、数据结构和SSD内部可用空间而影响整体速度表现。 以图2而言，新碟SSD的FOB(Fresh-Out-of-BOX)性能表现会最佳，随着使用时间一久，数据持续填塞SSD，速度会逐渐趋缓，最后数据几近占满整个SSD储存空间后，SSD会呈现持续性访问速度(Sustain Performance)，其关乎到储存服务质量是否良好。 愈趋稳定、速度摆荡幅度愈小的持续性访问速度，意谓着储存服务质量愈佳，所以企业储存市场不只是在乎持续存取效能与稳定性，也关切储存服务质量保证之数据处理回复时间。

图2 SSD持续存取效能对储存服务质量的重要性
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内部传输端数据保护有一套

传输端数据保护机制(End-to-End Data Protection)会安排在数据传输过程的各个传输端点都能执行数据侦错，避免主机端存取到SSD错误的数据(如图3)。 当数据写入SSD时，写入路径相继从主机端进入PCIe IP、数据缓冲器(Data Buffer)、Flash IP而至NAND Flash，数据读取路径则是反向从NAND Flash回到主机端， 让数据读写都能在各端点重重关卡下确认数据正确性，甚至SSD控制芯片内部之随机存取内存(RAM)能侦测错误(Soft Error)外，亦有机会更正且避免错误的数据传送给主机端。

图3 SSD内部传输端保护流程图
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LLAP保数据遗失风险

保护机制的全面性与完整性常是企业储存市场注重的焦点之一。 一般而言，SSD内部的数据传输过程中，数据会经过控制芯片、高速缓存(Cache)而至NAND Flash。 倘若在数据传输过程间，不小心发生非预期供电不稳或不正常断电，正在传输的数据却尚未完整储存在NAND Flash的话，数据遗失导致的后果难以想象。

为了消弭数据遗失风险，SSD控制芯片供货商过往在韧体架构上，针对数据保护机制曾经提出两种简易作法。 因供电不稳容易导致主机端和SSD储存装置链接的通讯桥梁(SATA/PCIe Link)先中断，SSD控制芯片侦测到通讯桥梁(SATA/PCIe Link)中断时，采取的简易作法有二，数据传输之主动暂停模式(Link-Loss Auto Pause, LLAP)和数据传输之主动冲刷模式(Link-Loss Auto Flush, LLAF)，预期能及早将数据遗失的风险降至最低。

数据传输之主动暂停模式(Link-Loss Auto Pause, LLAP)意指SSD控制芯片侦测到主机端和SSD之间的接口通信链接中断，同时数据仍在进行传输，SSD控制芯片首要作业会改成把正在NAND Flash内写入的Page完整写完，接着暂停后续之传输行为；至于数据传输之主动冲刷模式(Link-Loss Auto Flush, LLAF)则是SSD控制芯片侦测到主机端和SSD之间的接口通信链接中断，同时数据仍在进行传输， SSD控制芯片会趁着有限电力尽可能地将快取(Cache)内数据冲刷进NAND Flash储存。

百密终有一疏，这两种作法不能百分之百保证数据储存完整性，快取内数据可能在有限电力下难以全部储存到NAND Flash，最万无一失的防范方式，韧体仍然须要搭配电容而得的硬件设计，数据储存才能零风险。

现今硬件设计上较广为人知的作法是透过硬件电容储存电力，即使遇到电力突然中断，SSD韧体就可以借着电容内电力将数据储存到NAND Flash。 最初设计SSD电路板时，就需要因应非预期断电之风险而选用合适的电容、pFail芯片和电感(图4)。 整体设计与实测之后，在一般正常电力供电时，SSD内部会先启动pFail芯片，通过电感而至电容充电完毕，再通知SSD控制芯片充电状态是否完成，然后电力供应整个SSD内部系统，经电源管理芯片(PMIC) 分歧出各式电压供电给动态随机存取内存(DRAM)、NAND Flash和SSD控制芯片，SSD再开始运作读写程序。

图4 pFail电路设计概念
数据源:群联电子整理

当SSD读写过程中，突然遭遇到不正常断电时，最先侦测到供电端断电的是pFail芯片，遂而通知SSD控制芯片停止接收主机端数据，再把快取数据写入NAND Flash储存，同时电容也会提供自有电力供应给SSD把数据储存完毕， 如此一来就能确保SSD内部数据完整性，数据也能获得全面保护，免去数据遗失之风险。

正当SSD储存装置从消费性市场逐渐跨足企业储存市场之时，SSD硬件和韧体搭配应用成为数据保护机制的重点，能否有此相关技术与资源的SSD控制芯片供货商亦屈指可数。

近期便有厂商推出支持PCI-e Gen3×4的八信道(Channel)控制芯片，内建双核心CPU，资源分配更得心应手，并且具备更胜一筹的LDPC错误纠错能力，强化3D NAND可靠度。 搭载3D NAND BiCS3的SSD容量可达到8TB，该控制芯片所采用PCIe接口设计，传输带宽远大于SATA3.0，系统延迟也大幅减少，并提升随机访问速度，BiCS3 SSD连续读写速度可达到3.2GB/3.0GB/s( 图5)，随机读写速度(Input/Output Operations Per Second)达到600K/600K IOPS。

尤其在数据保护机制上，PS5012除了韧体架构有信心满足企业储存市场之需求外，亦加上硬件设计作双重数据保护，进一步强化产品的同时也加深客户满意度。

图5 控制芯片PS5012 SSD CrystalDiskMark速度表现
数据源:群联电子整理 新电子

(本文作者为群联电子研发处长)